前言：华为在上海半导体大会上宣布推出LogicFolding技术，通过三维垂直堆叠替代传统光刻路径，旨在2031年前实现1.4nm等效晶体管密度的高端芯片制造，为突破物理极限提供新方案。
5月24日，在中国上海举行的半导体行业会议上，华为技术有限公司正式对外披露了其面向未来的芯片技术路线图。该公司明确提出了一个极具挑战性的战略目标：到2031年，生产出晶体管密度相当于1.4纳米制程工艺的高端芯片。这一举措被视为中国科技巨头在面临美国制裁导致传统极紫外光刻机（EUV）获取受限的背景下，采取的一项关键战略突围行动，旨在通过底层架构创新来延续摩尔定律的生命力。
长期以来，全球半导体产业主要遵循“摩尔定律”，即通过不断缩小晶体管尺寸来提升芯片性能。然而，随着制程工艺逼近物理极限，晶体管尺寸已缩减至仅由几个原子构成，传统的光刻微缩路径正逐渐触及天花板。针对这一行业共性难题，华为提出了“Tau扩展定律”（Extended Tau Law）作为替代方案。该理论认为，未来的性能提升不应仅仅依赖于元件的物理微型化，而应聚焦于最小化芯片及系统内部信号与数据的传播延迟。通过优化数据流动效率，该技术路线能够在不完全依赖最新一代极紫外光刻设备的情况下，实现系统级性能的显著跃升。
支撑这一愿景的核心技术突破被称为“LogicFolding”（逻辑折叠）。华为半导体业务部负责人何庭波对此进行了详细解读，指出这项技术的本质是将传统的二维平面电路“折叠”成三维垂直结构。这种设计思路类似于将多层芯片进行高密度堆叠，从而在相同的物理表面积上容纳更多的晶体管。通过这种空间维度的拓展，LogicFolding技术有效规避了单纯依赖平面微缩带来的工艺瓶颈，为提升集成度提供了全新的工程路径。